diff --git a/SY8129IABC_3V3_Converter/Readme.md b/SY8129IABC_3V3_Converter/Readme.md new file mode 100644 index 0000000..bfc8f32 --- /dev/null +++ b/SY8129IABC_3V3_Converter/Readme.md @@ -0,0 +1,65 @@ +# Auslegung: 12V auf 3.3V Step-Down mit SY8120IABC + +Dieses Dokument beschreibt das Design eines hocheffizienten, synchronen DC/DC-Abwärtswandlers. Es ist eine moderne Alternative zu älteren Designs wie dem TPS5430. + +## 1. Design-Ziele + +* **Eingangsspannung ($V_{in}$):** 12V (Bereich 10.5V - 14V) +* **Ausgangsspannung ($V_{out}$):** 3.3V +* **Ausgangsstrom ($I_{out}$):** Ausgelegt für ca. 0.5A, mit Reserven bis 2A. +* **Kernbaustein:** Silergy SY8120IABC (Synchron, 1MHz, bis 18V, 2A) +* **Ziele:** Hohe Effizienz, kompaktes Layout, minimale Anzahl externer Bauteile (keine externe Diode). + +## 2. Auslegung der Bauteile + +Die Berechnung der externen Komponenten basiert auf dem Datenblatt des SY8120IABC. + +### a) Feedback-Widerstände (R1, R2) + +Der SY8120IABC hat eine Referenzspannung ($V_{FB}$) von **0.6V**. Die Formel zur Einstellung der Ausgangsspannung lautet: +$V_{out} = V_{FB} \times (1 + \frac{R1}{R2})$ + +Um eine stabile Schleife zu gewährleisten, wird für R2 ein Wert zwischen 10kΩ und 100kΩ empfohlen. + +* Wir wählen: **`R2 = 49.9 kΩ`** (1%, E96-Reihe) +* Daraus berechnet sich R1: + $R1 = R2 \times (\frac{V_{out}}{V_{FB}} - 1) = 49.9kΩ \times (\frac{3.3V}{0.6V} - 1) = 49.9kΩ \times 4.5 = 224.55kΩ$ +* Der nächstgelegene Standardwert ist: **`R1 = 226 kΩ`** (1%, E96-Reihe) + +Die resultierende Ausgangsspannung beträgt damit $V_{out} = 0.6V \times (1 + \frac{226k}{49.9k}) \approx 3.317V$, was eine exzellente Annäherung an 3.3V ist. + +### b) Induktivität (L1) + +Durch die hohe Schaltfrequenz von 1 MHz kann eine physisch kleine Spule mit geringerer Induktivität verwendet werden. Das Datenblatt empfiehlt Werte im Bereich von 2.2µH bis 10µH. + +* Wir wählen einen Wert von **`L1 = 4.7 µH`**. +* **Wichtig:** Der Sättigungsstrom ($I_{sat}$) muss über der Strombegrenzung des ICs liegen (ca. 3A). Eine Spule mit **$I_{sat} > 3A$** wird gewählt. + +### c) Kondensatoren (C1, C2, C3) + +* **Eingangskondensator (C1):** Ein **`10µF / 25V`** Keramikkondensator (0805) ist ausreichend, um die Eingangsspannung zu stabilisieren. +* **Ausgangskondensator (C2):** Ein **`22µF / 10V`** Keramikkondensator (0805) wird für eine stabile Ausgangsspannung mit geringem Ripple empfohlen. +* **Bootstrap-Kondensator (C3):** Wie im Datenblatt spezifiziert, wird ein **`100nF`** Kondensator zwischen die Pins BOOT und SW geschaltet. + +## 3. Finale Stückliste (BOM) für LCSC/JLCPCB + +Diese Liste wurde auf Verfügbarkeit geprüft (Stand: 24. Juni 2025). + +| Bauteil (Ref) | Wert | LCSC Part # | Gehäuse | JLCPCB Status | Hinweis | +| :--- | :--- | :--- | :--- | :--- | :--- | +| **IC1** | **SY8120IABC**| `C479076` | SOT23-6 | Extended Part | Synchroner Step-Down Regler. | +| **L1** | **4.7 µH** | `C320925` | 6.3x6.3mm | Extended Part | Chilisin BPCI0603F-4R7M-P2. Isat=3.1A, DCR=45mΩ. | +| **C1 (Eingang)**| **10 µF, 25V** | `C1585` | 0805 | Basic Part | Samsung CL21A106KQFNNNE. So nah wie möglich an VIN/GND des ICs. | +| **C2 (Ausgang)**| **22 µF, 10V** | `C15951` | 0805 | Basic Part | Samsung CL21A226MQCLRNC. Nah am Ausgang der Spule platzieren. | +| **C3 (Bootstrap)**| **100 nF, 50V** | `C1508` | 0402 | Basic Part | Yageo CC0402KRX7R9BB104. Direkt zwischen BOOT und SW Pins. | +| **R1** | **226 kΩ, 1%**| `C25995` | 0402 | Basic Part | UNI-ROYAL 0402WGF2263TCE. Feedback-Widerstand (oben). | +| **R2** | **49.9 kΩ, 1%**| `C25900` | 0402 | Basic Part | UNI-ROYAL 0402WGF4992TCE. Feedback-Widerstand (unten). | + +## 4. Wichtige Hinweise zum Layout + +Für einen hochfrequenten Wandler (1MHz) ist ein gutes Layout noch wichtiger als sonst. + +1. **Kritischer Loop (Eingang):** Der Pfad vom Eingangskondensator `C1` zum `VIN`-Pin des ICs und vom `GND`-Pin des ICs zurück zu `C1` muss absolut minimal sein. Kurze, breite Leiterbahnen sind hier Pflicht. +2. **SW (Schaltknoten):** Der Pin `SW` (Switch) führt die hochfrequent geschaltete Spannung. Die Leiterbahn von diesem Pin zur Spule `L1` sollte kurz und breit sein, aber von empfindlichen Signalen (wie der Feedback-Leitung) ferngehalten werden. +3. **Feedback-Pfad:** Die Widerstände `R1` und `R2` sollten nah am `FB`-Pin des ICs platziert werden. Die Leiterbahn vom `FB`-Pin zum Widerstandsteiler sollte kurz sein und nicht parallel zu lauten Leiterbahnen (wie SW) geführt werden. +4. **Masseführung:** Eine durchgehende Massefläche unter den Komponenten ist die beste Lösung, um die Rückströme kurz zu halten und die thermische Anbindung zu verbessern. \ No newline at end of file diff --git a/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pcb b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pcb new file mode 100644 index 0000000..c547853 --- /dev/null +++ b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pcb @@ -0,0 +1,2 @@ +(kicad_pcb (version 20241229) (generator "pcbnew") (generator_version "9.0") +) \ No newline at end of file diff --git a/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pro b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pro new file mode 100644 index 0000000..f8c65e3 --- /dev/null +++ b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_pro @@ -0,0 +1,32 @@ +{ + "board": { + "design_settings": { + "defaults": {}, + "diff_pair_dimensions": [], + "drc_exclusions": [], + "rules": {}, + "track_widths": [], + "via_dimensions": [] + } + }, + "boards": [], + "libraries": { + "pinned_footprint_libs": [], + "pinned_symbol_libs": [] + }, + "meta": { + "filename": "kicad.kicad_pro", + "version": 1 + }, + "net_settings": { + "classes": [], + "meta": { + "version": 0 + } + }, + "pcbnew": { + "page_layout_descr_file": "" + }, + "sheets": [], + "text_variables": {} +} diff --git a/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_sch b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_sch new file mode 100644 index 0000000..ed2e11b --- /dev/null +++ b/SY8129IABC_3V3_Converter/SY8129IABC_3V3_Converter.kicad_sch @@ -0,0 +1,5 @@ +(kicad_sch (version 20250114) (generator "eeschema") (generator_version "9.0") + (paper "A4") + (lib_symbols) + (symbol_instances) +) diff --git a/TPS5430DDAR_3V3_0A5_Converter/TPS5430DDAR_3V3_0A5_Converter.kicad_prl b/TPS5430DDAR_3V3_0A5_Converter/TPS5430DDAR_3V3_0A5_Converter.kicad_prl new file mode 100644 index 0000000..187f72c --- /dev/null +++ b/TPS5430DDAR_3V3_0A5_Converter/TPS5430DDAR_3V3_0A5_Converter.kicad_prl @@ -0,0 +1,130 @@ +{ + "board": { + "active_layer": 2, + "active_layer_preset": "", + "auto_track_width": true, + "hidden_netclasses": [], + "hidden_nets": [], + "high_contrast_mode": 0, + "net_color_mode": 1, + "opacity": { + "images": 0.6, + "pads": 1.0, + "shapes": 1.0, + "tracks": 1.0, + "vias": 1.0, + "zones": 0.6 + }, + "selection_filter": { + "dimensions": true, + "footprints": true, + "graphics": true, + "keepouts": true, + "lockedItems": false, + "otherItems": true, + "pads": true, + "text": true, + "tracks": true, + "vias": true, + "zones": true + }, + "visible_items": [ + "vias", + "footprint_text", + "footprint_anchors", + "ratsnest", + "grid", + "footprints_front", + "footprints_back", + "footprint_values", + "footprint_references", + "tracks", + "drc_errors", + "drawing_sheet", + "bitmaps", + "pads", + "zones", + "drc_warnings", + "locked_item_shadows", + "conflict_shadows", + "shapes" + ], + "visible_layers": "ffffffff_ffffffff_fffffff5_ffffffff", + "zone_display_mode": 0 + }, + "git": { + "repo_type": "", + "repo_username": "", + "ssh_key": "" + }, + "meta": { + "filename": "TPS5430DDAR_3V3_0A5_Converter.kicad_prl", + "version": 5 + }, + "net_inspector_panel": { + "col_hidden": [ + false, + false, + false, + false, + false, + false, + false, + false, + false, + false + ], + "col_order": [ + 0, + 1, + 2, + 3, + 4, + 5, + 6, + 7, + 8, + 9 + ], + "col_widths": [ + 162, + 147, + 91, + 72, + 91, + 100, + 91, + 76, + 91, + 91 + ], + "custom_group_rules": [], + "expanded_rows": [], + "filter_by_net_name": true, + "filter_by_netclass": true, + "filter_text": "", + "group_by_constraint": false, + "group_by_netclass": false, + "show_unconnected_nets": false, + "show_zero_pad_nets": false, + "sort_ascending": true, + "sorting_column": 0 + }, + "open_jobsets": [], + "project": { + "files": [] + }, + "schematic": { + "selection_filter": { + "graphics": true, + "images": true, + "labels": true, + "lockedItems": false, + "otherItems": true, + "pins": true, + "symbols": true, + "text": true, + "wires": true + } + } +} diff --git a/TPS5430DDAR_3V3_0A5_Converter/fabrication-toolkit-options.json b/TPS5430DDAR_3V3_0A5_Converter/fabrication-toolkit-options.json new file mode 100644 index 0000000..e966d2d --- /dev/null +++ b/TPS5430DDAR_3V3_0A5_Converter/fabrication-toolkit-options.json @@ -0,0 +1 @@ +{"ARCHIVE_NAME": "", "EXTRA_LAYERS": "", "ALL_ACTIVE_LAYERS": false, "EXTEND_EDGE_CUT": false, "ALTERNATIVE_EDGE_CUT": false, "AUTO TRANSLATE": true, "AUTO FILL": true, "EXCLUDE DNP": false} \ No newline at end of file